ISA шина

ISA шина

ISA = промышленной стандартной архитектуры

Прикрепите	Название	Dir	Описание
A1	/ I / O CH CK		Канал ввода / вывода чека; активный низкий = ошибка четности
A2	D7	7 бит данных
A3	D6	Данные бит 6
A4	D5	Бит данных 5
A5	D4	4 бита данных
A6	D3	3 бита данных
A7	D2	Бит данных 2
A8	D1	Бит данных 1
A9	D0	Данные бит 0
A10	I / O CH RDY		I / O CHANNEL готова, вытащил низким, чтобы удлинить циклы памяти
A11	AEN	Разрешение адреса, активная высоко, когда DMA управляет автобусом
A12	A19	Адрес бит 19
A13	A18	18 бит адреса
A14	A17	17 бит адреса
A15	A16	Адрес бит 16
A16	A15	Адрес бита 15
A17	A14	14 бит адреса
A18	A13	13 бит адреса
A19	A12	Адрес бит 12
A20	A11	11 бит адреса
A21	A10	Адрес бит 10
A22	A9	9 бит адреса
A23	A8	8 бит адреса
A24	A7	Адрес бита 7
A25	A6	6 бит адреса
A26	A5	Адрес бит 5
A27	A4	4 бит адреса
A28	A3	Адрес бита 3
A29	A2	Адрес бит 2
A30	A1	Адрес бит 1
A31	A0	Адрес бита 0
B1	GND		Земля
B2	Сброс	Активный высокий для сброса или инициализации системной логики
B3	+5 V		+5 В постоянного тока
B4	IRQ2		Запрос на прерывание 2
B5	-5В		-5 В постоянного тока
B6	DRQ2		Запрос DMA 2
B7	-12VDC		-12 В постоянного тока
B8	/ Nows		Нет состояния ожидания
B9	+12 В постоянного тока		+12 В постоянного тока
B10	GND		Земля
B11	/ SMEMW	Система записи в память
B12	/ SMEMR	Система чтение из памяти
B13	/ IOW	I / O Написать
B14	/ IOR	Ввод / вывод
B15	/ DACK3	Подтверждение DMA 3
B16	DRQ3		DMA запрос 3
B17	/ DACK1	Подтверждение DMA 1
B18	DRQ1		Запрос DMA 1
B19	/ Обновить	Обновление
B20	ЧАСЫ	Системные часы (67 нс, 8-8.33 МГц, ПВ = 50%)
B21	IRQ7		Запрос на прерывание 7
B22	IRQ6		Запрос на прерывание 6
B23	IRQ5		Запрос на прерывание 5
B24	IRQ4		Запрос на прерывание 4
B25	IRQ3		Запрос на прерывание 3
B26	/ DACK2	Подтверждение DMA 2
B27	T / C	Окончание счета; импульсы высокой, когда DMA перспективе. рассчитывать достигли
B28	ALE	Ключ возможности адресации
B29	+5 V		+5 В постоянного тока
B30	OSC	Высокоскоростной часы (70 нс, 14,31818 МГц, ПВ = 50%)
B31	GND		Земля
C1	SBHE	Системная шина разрешения (данные о SD8-15)
C2	LA23	Адрес бита 23
C3	LA22	22 бит адреса
C4	LA21	21 бит адреса
C5	LA20	Адрес бит 20
C6	LA18	Адрес бит 19
C7	LA17	18 бит адреса
C8	LA16	17 бит адреса
C9	/ МЭМР	Чтение из памяти (активны на всех циклах чтения памяти)
C10	/ MEMW	Запись в память (активны на всех циклов записи в память)
C11	SD08	Бит данных 8
C12	SD09	Бит данных 9
C13	SD10	Бит данных 10
C14	SD11	Бит данных 11
C15	SD12	Бит данных 12
C16	SD13	Бит данных 13
C17	SD14	Бит данных 14
C18	SD15	Бит данных 15
D1	/ MEMCS16		Память 16-битный чип выберите (1 ожидания, 16-разрядная шина памяти цикл)
D2	/ IOCS16		I / O 16-разрядных выбора микросхемы (1 Подожди, 16-битный I / O цикл)
D3	IRQ10		Запрос на прерывание 10
D4	IRQ11		Запрос на прерывание 11
D5	IRQ12		Запрос на прерывание 12
D6	IRQ15		Запрос на прерывание 15
D7	IRQ14		Запрос на прерывание 14
D8	/ DACK0	Подтверждение DMA 0
D9	DRQ0		DMA запросу 0
D10	/ DACK5	Подтверждение DMA 5
D11	DRQ5		Запрос DMA 5
D12	/ DACK6	Подтверждение DMA 6
D13	DRQ6		Запрос DMA 6
D14	/ DACK7	Подтверждение DMA 7
D15	DRQ7		Запрос DMA 7
D16	+5 V
D17	/ Master		Используется с ЗСПД чтобы получить контроль над системой
D18	GND		Земля

AT версия автобуса совместимы сверху, а это значит, что карты предназначены для работы на автобусе XT будет работать на AT автобусе. Этот автобус был произведен в течение многих лет без какого-либо официального стандарта. В последние годы более формальный стандарт, называемый шину ISA (Industry Standard Architecture) была создана, с расширением называют EISA (расширенная ISA), шина также в настоящее время в качестве стандарта. Расширений EISA автобус не будут подробно здесь.

Этот файл не предназначено, чтобы быть полное покрытие стандарта. Это только для информационных целей, и предназначен, чтобы дать дизайнерам и любителям достаточно информации, чтобы создавать свои собственные XT и AT совместимых карт.

Физическая структура:

ISA карты могут быть либо 8-битное или 16-битное. 8-битные карты использует только первые 62 контактов и 16-битные карты используются все 98 контактов. Около 8-битные карты использует некоторые из 16-битного расширения контактов, чтобы получить больше прерываний.

8-битные карты:

(На карте)
(На компьютере)

16-битные карты:

(На карте)
(На компьютере)

Описание сигналов:

+5, -5, +12, -12

Блоки питания. -5 Часто не выполняются.

AEN

Разрешение адреса. Это речь, когда DMAC имеет контроль над автобусом. Это предотвращает устройство ввода / вывода от ответа на линии ввода / вывода команды во время передачи DMA. Когда AEN активен, контроллер DMA имеет контроль над шиной адреса как памяти и ввода / вывода для чтения / записи командной строки.

КИП

Защелка шины адреса Включить. Адресной шины фиксируется по переднему фронту этого сигнала. Адреса на шине SA действует с задним фронтом тюк конце цикла шины. Память устройства должны фиксировать автобуса LA по заднему краю рулона. Некоторые ссылки указывают на этот сигнал как Буферизованный ключ возможности адресации, или просто ключ возможности адресации (ALE). Буферизованный-ключ возможности адресации используется для фиксации SA0-19 по заднему фронту. Этот сигнал усиливается высоким во время циклов DMA.

BCLK

Частота шины, 33% рабочего цикла. Частота изменяется. 4,77 до 8 МГц типично. 8,3 МГц определяется как максимум, но многие системы позволяют этим часам должен быть установлен на 12 МГц и выше.

DACKx

Подтверждение DMA. Активным низким DMA подтверждение от 0 до 3 и с 5 по 7 являются соответствующие сигналы подтверждения для ЗСПД 0-3, 5-7.

DRQx

DMA запрос. Эти сигналы являются асинхронными запросами канал, используемый I / O устройств канала DMA, чтобы получить услугу. DMA запрос каналы 0-3 являются 8-битного передачи данных. DAM запрос каналы 5-7 являются 16-разрядной передачи данных. DMA канал запроса 4 предназначен для внутреннего использования на системной плате. DMA запросы должны быть высоко поднятой до соответствующей линии DACK не идет активно. DMA запросы обслуживаются в следующей последовательности приоритет:
Температура не выше 0 ЗСПД, 1, 2, 3, 5, 6, 7 низкая

IOCS16

I / O размер 16. Создано с помощью 16-битного рабом, когда рассматриваются шины. С активным низким уровнем I / O Выбор микросхемы 16 указывает, что текущая передача 1 состояние ожидания, 16 бит I / O цикла. Открытый коллектор.

I / O CH CK

Проверка канала. Низкий сигнал генерирует NMI. Сигнал NMI может быть замаскирован на ПК, внешне к процессору (конечно). Бит 7 порта 70 (HEX) (включить прерывания NMI) и бит 3 порта 61 (HEX) (признание проверка канала) должны быть установлены в нуль при НМИ доступ к процессору. I / O CHANNEL проверка активный низкий сигнал, который указывает, что ошибка четности существует в устройстве на канал ввода / вывода.

I / O CH RDY

Channel Ready. Установка этого низкого предотвращает умолчанию готовы таймера по тайм-ауту. Ведомое устройство может затем установить его снова высокая, когда он готов до конца цикла шины. Проведение этой линии низкого слишком долго (15 микросекунд, типичный) может предотвратить RAM циклов обновления на некоторых системах. Этот сигнал называется IOCHRDY (I / O Channel Ready) некоторыми ссылками. CHRDY актуалисты не должны использоваться одновременно. Это может вызвать проблемы с некоторыми контроллерами шины. Этот сигнал подается на низком уровне по памяти или устройства ввода / вывода, чтобы удлинить памяти или ввода / вывода циклов чтения / записи. Это должны проходить только низкими в течение не менее 2,5 микросекунды.

IOR

Ввод / вывод является активным низким уровнем сигнала, который инструктирует устройство ввода / вывода для управления его данные на шину данных, SD0-SD15.

IOW

Ввода / вывода пишет будет активным низким уровнем сигнала, который инструктирует устройство ввода / вывода для чтения данных с шины данных, SD0-SD15.

IRQx

Запрос на прерывание. IRQ2 имеет самый высокий приоритет. 10-15 IRQ доступны только у машин, и имеют более высокий приоритет, чем IRQ 3-7. Запрос прерывания сигналов, которые указывают ввода / вывода обслуживание внимание. Они имеют различный приоритет в следующей последовательности: Лучшая IRQ 9 (2), 10,11,12,14,3,4,5,6,7

LAxx

Latchable адресных линий. Объединить с нижней линии адреса, чтобы сформировать 24 бита адресного пространства (16 Мб) Эти сигналы без запоминания адреса дать системе до 16 Мб адрес способности. Справедливы при «КИП» высока.

MASTER

16-битные шины. Создано с помощью мастер-шину ISA при инициировании цикла шины. Этот активный низкий сигнал используется в сочетании с ЗСПД линии процессором на канал ввода / вывода, чтобы получить контроль системы. Процессор ввода / вывода первых вопросов ЗСПД, и после получения соответствующего DACK, процессор ввода / вывода можно утверждать, MASTER, которая позволит ему управлять системой адреса, данных и управления линиями. Этот сигнал не должен быть заявлены в течение более 15 микросекунд или системной памяти может быть повреждена дю с отсутствием активности обновления памяти.

MEMCS16

Активный низкий чип памяти Выберите 16 указывает, что текущая передача данных 1 состояние ожидания, 16 бит памяти данных цикла.

МЭМР

Чтение из памяти является активным низким уровнем сигнала, который инструктирует памяти устройства водить данные на шину данных SD0-SD15. Этот сигнал активен на всех циклах чтения памяти.

MEMW

Записи в память с низким активным уровнем сигнала, который инструктирует устройства памяти для хранения данных, присутствующих на шине данных SD0-SD15. Этот сигнал активен на всех циклов записи в память.

Nows

Ни одно государство ждать. Используется для уменьшения количества состояний ожидания порожденных умолчанию готовы таймер. Это приводит к тому цикла шины до конца быстрее, так как состояния ожидания не будет вставлен. Большинство систем будет игнорировать Nows если CHRDY активный (низкий). Тем не менее, это может вызвать проблемы с некоторыми контроллерами шины, и оба сигнала не должны быть активными одновременно.

OSC

Осциллятор, 14,31818 МГц, ПВ = 50%. Частота меняется. Это было первоначально делится на 3 предоставить 4,77 МГц процессор часов ранних компьютеров, и делится на 12, чтобы получить 1,19 МГц системными часами. Некоторые ссылки разместили этот сигнал по цене от 1 МГц (возможно, ссылки на системные часы), но большинство современных системах используется 14,318 МГц.
Эта частота (14,318 МГц), в четыре раза превышающей частоту телевидения ColorBurst. Обновить времени на многих ПК «S основана на OSC/18, или примерно один цикл обновления каждые 15 микросекунд. Многие современные материнские платы позволяют это курс, который будет изменен, которая освобождает некоторых циклов шины для использования программного обеспечения, но и может привести к ошибкам памяти Если оперативной памяти не может справиться с медленной частоте обновления.

ОБНОВЛЕНО

Обновить. Генерируется, когда логика обновления является мастером шины. Это активный низкий сигнал используется для обозначения цикла обновления памяти в процессе. Устройство выступает в качестве ISA Bus Master может также использовать этот сигнал, чтобы начать цикл обновления.

Сброс

Этот сигнал идет на низком уровне, когда аппарат включен. Вождение его низким заставит сброса системы. Этот сигнал становится высоким, чтобы перезагрузить систему при включении питания, низкого сетевого напряжения или аппаратного сброса. ???????

SA0-SA19

Система адресных линий, с тремя состояниями. Система линий Адрес бежать от бит 0 19. Они прицепились к заднему фронту «КИП».

SBHE

Системная шина Enable, тремя состояниями. Указывает на 16-битные передачи данных. Системная шина Enable указывает на высокую передачу байта происходит на шине данных SD8-SD15. Это также может указывать на 8 бит передачи, используя верхнюю половину шины данных (в случае нечетного адреса присутствует).

SD0-SD16

Данные системы линий или стандартных линий данных. Они bidrectional и тремя состояниями. На большинстве систем, линий передачи данных высокой плавать, когда не ездил. Эти линии обеспечивают 16 для передачи данных между процессором, памятью и устройствами ввода / вывода.

SMEMR

Чтение из памяти системы командной строки. Указывает на чтение из памяти в нижнем 1 Мб области. Данная система является чтение из памяти с низким активным уровнем сигнала, который инструктирует памяти устройства водить данные на шину данных SD0-SD15. Этот сигнал активен только тогда, когда адрес памяти находится в пределах самого низкого 1 МБ адресного пространства памяти.

SMEMW

Системная память Написать вводе команды линией. Указывает на записи в память в нижнем 1 Мб области. Write системной памяти с низким активным уровнем сигнала, который инструктирует устройств памяти для хранения данных, заданных на шину данных SD0-SD15. Этот сигнал активен только тогда, когда адрес памяти находится в пределах самого низкого 1 МБ адресного пространства памяти.

T / C

Терминал графа. Сообщает ЦП, что последний DMA передачи данных завершении операции. Терминал графа обеспечивает импульс, когда терминал количества для любого DMA канал будет достигнута.

8 бит памяти или ввода / вывода Передача Временная диаграмма (4 состояний ожидания показан)

                   ______________ BCLK ___ | | ___ | | ___ | | __ | | ___ | | ___ | | ___ | | __ W1 W2 W3 W4 __ КИП _______ | | _______________________________________ AEN ________________________________________________________________________________________ SA0-SA19 ---- ----- <______________________________________> - __________________ командной строки | ______________________________ | (ОСЖД, IOWC, SMRDC или SMWTC) _____ SD0-SD7 -------------------- ------------------- <_____> ---- (чтение) ___________________________________ SD0-SD7 --------- <___________________________________> ---- ( запись) 

Примечание: W1-W4 указывают ожидания циклов.

Тюк видное, а также адрес фиксируется на шине SA. Ведомого устройства можно смело пробовать адрес во время заднего фронта КИП, а также адрес на шине SA остается в силе до конца цикла передачи. Обратите внимание, что AEN остается низкой на протяжении всего цикла передачи.

Командная строка затем вытащил низкой (ОСЖД или IOWC для ввода / вывода команд, SMRDSC или SMWTC на память команд чтения и записи соответственно). Для операций записи, данные остаются на SD шины до конца цикла передачи. Для операций чтения, данные должны быть действительны по заднему краю последнего цикла.

Nows дискретизируется на середине каждого периода ожидани. Если это так низко, передача цикл завершается без дальнейшего состояния ожидания. CHRDY отбираются в течение первой половины такт. Если это так низко, дальнейших циклов ожидания будет вставлен.

Значение по умолчанию для 8 бит переводов 4 состояний ожидания. Некоторые компьютеры позволяют числа состояний по умолчанию ожидание, которое будет изменено.

16 бита памяти или ввода / вывода Схема передачи синхронизации (1 показано состояние ожидания)

                   ____________ BCLK ___ | | ___ | | ___ | | __ | | ___ | | ___ | | _ AEN [2] _______________________________________________________ LA17-LA23 ------- <_____________> - [1] - ---------------- __ КИП ______________ | | _______________________________________________ SBHE | __________________ | __________________ SA0-SA19 --------------- <__________________> ------- _____________________________________ M16 | ____ | ** [4] ____________________________ IO16 [3] | _____________ | * ____________________________ командной строки | ____________ | (ОСЖД, IOWC, MRDC или MWTC) ____ SD0-SD7 - -------------------------- <____> --------- (чтение) ______________ SD0-SD7 ----- ------------ <______________> --------- (запись) 

Звездочка (*) обозначает точку, в которой сигнал дискретизируется.

[1] часть адреса на шине LA для следующего цикла можно размещать на автобусе. Это используется для того, карты могут начать декодирование адреса на ранней стадии. Адрес конвейерной должен быть активным.

[2] AEN остается на низком уровне в течение всего цикла перевода, указав, что нормальный (не DMA) передача происходит.

[3] Некоторые примеры контроллерами шины этот сигнал в том же такте как M16, а в течение первого периода ожидания, как показано выше. В этом случае IO16 должно быть в низкое состояние, как только адрес декодируется, что перед линий ввода / вывода команды являются активными.

[4] M16 отбирают во второй раз, в случае, если адаптер не активное сигнала во времени для первого образца (как правило, потому что память устройства не мониторинг автобуса LA информации о начальной адрес или ждет заднему фронту Базель).

16 бит переводы следуют те же основные временные переводы как 8 бит. Действительный адрес может появиться на шине LA до начала цикла передачи. В отличие от автобусов SA, автобус LA не зафиксирована, и не распространяется на весь цикл перевода (на большинстве компьютеров). LA автобуса должны быть разблокированы по заднему краю рулона. Обратите внимание, что на некоторых системах, сигналы LA автобус будет следовать той же времени, как автобус SA. На любом типе системы, правильный адрес присутствует на заднем фронте Бейл.

I / O карты адаптера не нужно следить за автобусом Лос-Анджелесе или кипы, с адресами ввода / вывода всегда в пределах адресного пространства шины SA.

SBHE будут выведены на низком уровне по системной плате и плате адаптера должен ответить IO16 или M16 в соответствующее время, в противном случае перевод будет разделена на две отдельные переводы 8 бит. Многие системы ожидают IO16 или M16 перед командой линий являются действительными. Это требует, чтобы IO16 или M16 быть выведены низкой, как только адрес декодируется (ранее известна ли цикл ввода / вывода или память). Если система начинает цикл памяти, он будет игнорировать IO16 (и наоборот для циклов ввода / вывода и M16).

Для операций чтения, данные выборки по переднему фронту последнего цикла часов. Для операций записи действительных данных представляется на шине до конца цикла, как показано на временной диаграмме. В то время как временная диаграмма показывает, что данные должны быть отобраны по нарастающему часы, в большинстве систем она остается в силе в течение всего такта.

По умолчанию для переводов 16 бит равен 1 состояние ожидания. Это может быть короче или длиннее таким же образом, как 8 бит переводов, через Nows и CHRDY. Многие системы позволяют только 16 бит памяти устройства (а не устройства ввода / вывода) Передача информации через 0 состояний ожидания (Nows не имеет никакого эффекта на 16-битных циклов ввода / вывода).

SMRDC / SMWTC следовать той же времени, как MRDC / MWTC соответственно, если адрес находится в пределах нижних 1 МБ. Если адрес не в нижней границы 1 Мб, SMRDC / SMWTC останутся высокими в течение всего цикла.

Возможно также, для 8 бит цикла шины использовать верхнюю часть шины. В этом случае, время будет похож на 16 бит цикла, но нечетного адреса будет присутствовать на шине. Это означает, что шина передачи 8 бит использовании старших битов данных (SD8-SD15).

Уменьшения или увеличения цикла шины:

 BCLK WWWW _______________________ | __ | | __ | | __ | | __ | | __ | | __ | | __ | | __ | | __ | | __ | | __ | | __ | - Передача 1 ----- | ---- Transfer 2 --------- | ---- трансфера 3 --- | КИП ________________ | | ______________ | | ____________________ | | ______________ | SBHE ________________________________ | __________________ | __________________ | SA0-SA19 _______________________________________________________ ---------- <_________________> <_____________________> <_________________> IO16 _________________________________________ | _____________ | | _____________ | ** CHRDY _______________________________________________________________ | ______ | *** [1] Nows ___________________________________________________________ | __________ | * [2] ОСЖД ________________________________ | _________ | | _______________ | | _________ | SD0-SD15 ____________ ----------- --------- <____> ------------------ <____> ------------ <____> - - *** 

Звездочка (*) обозначает точку, в которой сигнал дискретизируется.
W = Подождите цикла

Этот временной диаграмме показаны три различных цикла передачи. Первым из них является 16 битный стандарт ввода / вывода читать. За этим следует почти идентичны 16 бит ввод / вывод, с одной состояние ожидания вставлен. Устройство ввода / вывода тянет CHRDY низким, показывая, что он не готов, чтобы завершить передачу (см. [1]). Это вставляет ожидания цикла и CHRDY снова выборку. На этом второй образец, устройство ввода / вывода завершила свою работу и выпустили CHRDY, и цикл шины сейчас завершается. Третий цикл 8 бит передачи, который укорочен до 1 состояние ожидания (по умолчанию 4) с использованием Nows.

Порты ввода / вывода адреса

Примечание: только первые 10 строк адрес декодируются для операций ввода / вывода. Это ограничивает пространство адресов ввода / вывода для решения 3FF (HEX) и ниже. Некоторые системы позволяют для 16-битных адресов ввода / вывода пространства, но может быть ограничен из-за некоторых карт ввода / вывода декодирование только в 10 из этих 16 бит.

Порт (HEX)	Назначения портов
000-00F	Контроллер DMA
010-01F	Контроллер DMA (PS / 2)
020-02F	Мастер программируемый контроллер прерываний (PIC)
030-03F	Ведомом
040-05F	Программируемого таймера интервалов (PIT)
060-06F	Контроллер клавиатуры
070-071	Часы реального времени
080-083	DMA Page Зарегистрироваться
090-097	Программируемые выбора опции (PS / 2)
0A0-0AF	Фото # 2
0C0-0CF	DMAC № 2
0E0-0EF	зарезервированный
0F0-0FF	Математический сопроцессор, PCjr контроллера диска
100-10F	Программируемые выбора опции (PS / 2)
110-16F	ДОСТУПНЫЕ
170-17F	Жесткий диск 1 (AT)
180-1EF	ДОСТУПНЫЕ
1F0-1FF	Жесткий диск 0 (AT)
200-20F	Адаптер игры
210-217	Порты платы расширения
220-26F	ДОСТУПНЫЕ
278-27F	Параллельный порт 3
280-2A1	ДОСТУПНЫЕ
2A2-2A3	часы
2B0-2DF	EGA / Видео
2E2-2E3	Сбор данных адаптера (AT)
2E8-2EF	Последовательный порт COM4
2F0-2F7	Зарезервированный
2F8-2FF	Последовательный порт COM2
300-31Ф	Прототип адаптер, отладчик Перископ оборудования
320-32F	ДОСТУПНЫЕ
330-33F	Зарезервировано для XT/370
340-35F	ДОСТУПНЫЕ
360-36F	Сеть
370-377	Контроллер флоппи-дисковода
378-37F	Параллельный порт 2
380-38F	SDLC адаптер
390-39F	Адаптер кластера
3A0-3AF	зарезервированный
3B0-3BF	Монохромный адаптер
3BC-3BF	Параллельный порт 1
3C0-3CF	EGA / VGA
3D0-3DF	Цветной графический адаптер
3E0-3EF	Последовательный порт COM3
3F0-3F7	Контроллер флоппи-дисковода
3F8-3FF	Последовательный порт COM1

Soundblaster карт обычно используют порты ввода / вывода 220-22F.
Сбор данных карт часто используют 300-31Ф.

DMA чтения и записи

ISA шина использует два контроллера DMA (СУДС) каскадно вместе. Раб DMAC подключается к мастер DMAC через DMA канала 4 (канал 0 на мастер DMAC). Поэтому раб получает управление шиной через мастер DMAC. На автобусе ISA, DMAC запрограммирована на использование фиксированным приоритетом (канал 0 всегда имеет наивысший приоритет), что означает, что канал 0-4 от ведомого имеют наивысший приоритет (так как они подключаются к основной канал 0), а затем 5-7 каналов (которые канала 1-3 на главном).

DMAC может быть запрограммирован на чтение переводов (данные считываются из памяти и записываются в устройство ввода / вывода), запись передач (данные считываются из устройства ввода / вывода и записываются в память), или проверить переводы (ни для чтения или Запись — это было использовано для DMA CH0 DRAM обновления на ранних шт.)

До передачи DMA может иметь место, контроллер DMA (СУДС) должны быть запрограммированы. Это делается путем записи начальный адрес и число байтов для передачи (называемые передачи счета) и направление передачи в ДМА. После DMAC было запрограммировано, устройство может активировать соответствующий запрос DMA (DRQx) линии.

Ведомый контроллер DMA

I / O	Порт
0000	DMA CH0 регистр адреса ЗУ Содержит младшие 16 бит адреса памяти, в виде двух последовательных байтов.
0001	DMA CH0 Передача графа Содержит младшие 16 бита переноса количества, записанные в виде двух последовательных байтов.
0002	DMA CH1 регистр адреса ЗУ
0003	DMA CH1 Передача графа
0004	DMA CH2 регистр адреса ЗУ
0005	DMA CH2 Передача графа
0006	DMA CH3 регистр адреса ЗУ
0007	DMA CH3 Передача графа
0008	DMAC Состояние / Регистр управления Статус (ввод / вывод) биты 0-3: Терминал граф, CH 0-3 — Биты 4-7: запрос CH0-3 Управления (запись) — Бит 0: сувениры сувениры на включение (1 = включено) — Бит 1: ch0 адрес удержание включить (1 = включено) — Бит 2: отключить контроллер (1 = отключено) — Бит 3: передняя (0 = обычный, 1 = сжатый) — Бит 4: приоритет (0 = фиксировано, 1 = вращающихся) — Бит 5: написать выбор (0 = поздно, 1 = расширенная) — Бит 6: DRQx смысле утверждал (0 = высокий, 1 = низкий) — Бит 7: DAKn смысле утверждал (0 = низкий, 1 = высокий)
0009	Программное обеспечение DRQn запрос — Биты 0-1: выбор канала (CH0-3) — Бит 2: Запрос бит (0 = сброс, 1 = комплект)
000A	DMA регистр маски — Биты 0-1: выбор канала (CH0-3) — Бит 2: бит маски (0 = сброс, 1 = комплект)
000B	DMA Mode Зарегистрироваться — Биты 0-1: выбор канала (CH0-3) — Биты 2-3: 00 = проверки передачи, 01 = запись передачи, 10 = чтение передачи, 11 = зарезервировано — Бит 4: Auto Init (0 = отключено, 1 = включено) — Бит 5: Адрес (0 = Увеличение, 1 = уменьшение) — Биты 6-7: 00 = спроса режим передачи данных, 01 = однопользовательский режим передачи, 10 = блок режим передачи данных, 11 = каскадный режим
000C	Ясно DMA указателя байта Запись в этот вызывает DMAC очистить указатель используется для отслеживания 16-ти битной передачи данных в и из DMAC для привет / низкий последовательности байтов.
000D	DMA Master Clear (Аппаратный сброс)
000E	DMA сброса регистр маски — очищает регистр маски
000F	DMA регистр маски — Биты 0-3: биты маски для CH0-3 (0 = не маскируются, 1 = масках)
0081	DMA CH2 страницы Зарегистрируйте (адресные биты А16-А23)
0082	DMA CH3 Page Зарегистрироваться
0083	DMA CH1 Page Зарегистрироваться
0087	DMA CH0 страница Регистрация
0089	DMA CH6 страница Регистрация
008A	DMA CH7 страница Регистрация
008B	DMA СН5 страница Регистрация

Мастер контроллер DMA

I / O	Порт
00C0	DMA CH4 регистр адреса ЗУ Содержит младшие 16 бит адреса памяти, в виде двух последовательных байтов.
00C2	DMA CH4 Передача графа Содержит младшие 16 бита переноса количества, записанные в виде двух последовательных байтов.
00C4	DMA СН5 регистр адреса ЗУ
00C6	DMA СН5 Передача графа
00C8	DMA CH6 регистр адреса ЗУ
00CA	DMA CH6 Передача графа
00CC	DMA CH7 регистр адреса ЗУ
00CE	DMA CH7 Передача графа
00D0	DMAC Состояние / Регистр управления Статус (ввод / вывод) биты 0-3: Терминал граф, CH 4-7 — Биты 4-7: запрос CH4-7 Управления (запись) — бит 0: сувениры сувениры для включение (1 = включено) — Бит 1: ch0 адрес удержание включить (1 = включено) — Бит 2: отключить контроллер (1 = отключено) — Бит 3: передняя (0 = обычный, 1 = сжатый) — Бит 4: приоритет (0 = фиксировано, 1 = вращающихся) — Бит 5: написать выбор (0 = поздно, 1 = расширенная) — Бит 6: DRQx смысле утверждал (0 = высокий, 1 = низкий) — Бит 7: DAKn смысле утверждал (0 = низкий, 1 = высокий)
00D2	Программное обеспечение DRQn запрос — Биты 0-1: выбор канала (CH4-7) — Бит 2: Запрос бит (0 = сброс, 1 = комплект)
00D4	DMA регистр маски — Биты 0-1: выбор канала (CH4-7) — Бит 2: бит маски (0 = сброс, 1 = комплект)
00D6	DMA Mode Зарегистрироваться — Биты 0-1: выбор канала (CH4-7) — Биты 2-3: 00 = проверки передачи, 01 = запись передачи, 10 = чтение передачи, 11 = зарезервировано — Бит 4: Auto Init (0 = отключено, 1 = включено) — Бит 5: Адрес (0 = Увеличение, 1 = уменьшение) — Биты 6-7: 00 = спроса режим передачи данных, 01 = однопользовательский режим передачи, 10 = блок режим передачи данных, 11 = каскадный режим
00D8	Ясно DMA указателя байта Запись в этот вызывает DMAC очистить указатель используется для отслеживания 16-ти битной передачи данных в и из DMAC для привет / низкий последовательности байтов.
00DA	DMA Master Clear (Аппаратный сброс)
00DC	DMA сброса регистр маски — очищает регистр маски
00DE	DMA регистр маски — Биты 0-3: биты маски для CH4-7 (0 = не маскируются, 1 = масках)

Одноместный режим передачи

DMAC запрограммирован для передачи. Запросы DMA устройства передачи, ведя соответствующую строку ЗСПД высока. DMAC отвечает, утверждая, AEN и подтверждает запрос DMA через соответствующую линию ДАК. Ввода / вывода и памяти линии команды также утверждал. Когда устройство DMA видит сигнал ДАК, он падает ЗСПД линии.

ДМА помещает адрес памяти на шине SA (в то же время, как командные строки, как утверждается), и устройство либо читает или пишет на память, в зависимости от типа передачи. Передача счетчик увеличивается, а также адрес увеличиваться / уменьшаться. Дак это де-утверждал. Процессор теперь снова имеет контроль над автобусом, и продолжает выполнение, пока устройство ввода / вывода не вновь готов для передачи. Устройство DMA повторяет процедуру, вождение ЗСПД высокой и ждет ДАК, то передача данных. Это продолжается в течение нескольких циклов, равным передачи счета. Когда это было завершено, ДМА сигнализирует процессору, что передача DMA завершена через TC (терминал счета) сигнала.

                   ____________ BCLK ___ | | ___ | | ___ | | __ | | ___ | | ___ | | __________ DRQx _ | | _________________________________________________________________ AEN ____ | | _______________________ DAKx | ___________________________ | ____________________________ SA0-SA15 - ----- <____________________________> ------- _______________________ командной строки | ___________________ | (ОСЖД, MRDC) _____________ SD0-SD7 ------------------- --- <_____________> ------- (чтение) ____________________________ SD0-SD7 <____________________________> ------- ------- (запись) 

Блок Transfer Mode

DMAC запрограммирован для передачи. Устройство, пытающееся DMA передачи приводит в соответствующем высоком ЗСПД линии. Материнская плата отвечает вождения AEN высокого и низкого ДАК. Это означает, что устройство DMA теперь шины. В ответ на сигнал ДАК, устройство DMA падает ЗСПД. ДМА помещает адрес для передачи DMA на адресной шине. Оба памяти и ввода / вывода командных строк, как утверждается (с DMA предполагает как I / O и памяти устройства). AEN предотвращает устройств ввода / вывода не реагировала на ввод / вывод командные строки, которая не приведет к правильной работе с линиями ввода / вывода активны, но адрес памяти по адресной шине. Передача данных теперь выполняется (память чтения или записи) и ДМА шагом / уменьшает адрес и начинает новый цикл. Это продолжается в течение нескольких циклов равно количеству передачи ДМА. При этом была завершена, терминал Количество сигнал (ТС) порождается ДМА для информирования процессора, что передача DMA была завершена.

Примечание: Блок передачи должны использоваться с осторожностью. Автобус не может быть использована для других целей (например, обновления оперативной памяти), а блок трансферы режиме делается.

Спрос режим передачи

DMAC запрограммирован для передачи. Устройство, пытающееся DMA передачи приводит в соответствующем высоком ЗСПД линии. Материнская плата отвечает вождения AEN высокого и низкого ДАК. Это означает, что устройство DMA теперь шины. В отличие от одной передачи и блок передачи, устройство DMA не падает ЗСПД в ответ на ДАК. Устройство DMA передает данные таким же образом, как и для блока передачи. ДМА будет продолжать генерировать DMA циклов тех пор, пока устройство ввода / вывода утверждает ЗСПД. Когда устройство ввода / вывода не может продолжать передачу (если он уже не имел данных готова передать, например), он падает ЗСПД и процессор в очередной раз управление шиной. Управление возвращается DMAC по вновь утверждая ЗСПД. Это продолжается, пока терминал количество не было достигнуто, а сигнал TC информирует процессор, что передача была завершена.

Прерываний на шине ISA

Название	Прерывать	Описание
НМИ	2	Ошибка четности, сувениры Обновить
IRQ0	8	8253 Канал 0 (системного таймера)
IRQ1	9	Клавиатура
IRQ2		Каскад из ведомого
IRQ3	B	COM2
IRQ4	C	COM1
IRQ5	Ре	LPT2
IRQ6	Ми	Floppy Drive Controller
IRQ7	Фа	LPT1
IRQ8	Фа	Часы реального времени
IRQ9	Фа	Перенаправление IRQ2
IRQ10	Фа	Зарезервированный
IRQ11	Фа	Зарезервированный
IRQ12	Фа	Мышь Интерфейс
IRQ13	Фа	Сопроцессор
IRQ14	Фа	Контроллер жесткого диска
IRQ15	Фа	Зарезервированный

IRQ0, 1,2,8, и 13 не на шине ISA.

IBM PC и XT был только один контроллер прерываний 8259. AT и поздних машинах есть второй контроллер прерываний, и оба используются в Master / Slave комбинации. IRQ2 IRQ9 и те же штифт на большинстве систем ISA. Прерывания на большинстве систем может быть либо фронту или уровнем сигнала. По умолчанию, как правило, с запуском по фронту, и активный высокий (от низкого до высокого перехода). Уровень прерывания должен быть подан до первого прерывания не признают цикла (два подтверждения прерывания шинного цикла генерируется в ответ на запрос на прерывание).

Программное обеспечение аспекты прерывания и обработчики прерываний намеренно исключены из этого документа, в связи с многочисленными синтаксические различия в программных инструментов и тот факт, что соответствующая документация этой темы обычно снабжен Развития программного обеспечения.

Bus Mastering:

Устройство ISA может взять под контроль автобусе, но это должно быть сделано с осторожностью. Там нет никаких механизмов, участвующих безопасности, и так легко привести к краху всей системы с ошибками при принятии управление шиной. Например, большинство систем требуют циклов шины для DRAM Refresh. Если мастер ISA автобус не уступить контроль над автобусом или генерировать свои собственные DRAM циклов обновления каждые 15 микросекунд, оперативной памяти может быть повреждена. Адаптер ISA адаптер может генерировать циклы обновления, не отказываясь управление шиной, утверждая обновления. MRDC можно затем отслеживать, чтобы определить, когда заканчивается цикл обновления.

Чтобы взять под контроль автобуса, устройство сначала утверждает свою ЗСПД линии. DMAC посылает запрос на удержание процессора, и когда DMAC получает удержание признать, она утверждает соответствующую строку ДАК соответствующей линии ЗСПД утверждал. Теперь устройство Bus Master. AEN утверждается, поэтому если устройство желает получить доступ устройств ввода / вывода, она должна утверждать MASTER16 выпустить АЕН. Управление шиной возвращается к системной плате, выпустив ЗСПД.

Источники: Марк Sokos ISA страницы
Источники: «Архитектура системы ISA, 3-е издание» Том Shanley и Дон Андерсон ISBN 0-201-40996-8
Источники: «Eisa архитектуры системы, 2-е издание» Том Shanley и Дон Андерсон ISBN 0-201-40995-X
Источники: «микрокомпьютера Автобусы» Р. М. Крам ISBN 0-12-196155-9
Источники: HelpPC v2.10 Быстрые утилитам, Дэвид Юргенс
Источники: 80486 ZIDA Материнские платы Пользователь «Руководство, OPTi 486, 82C495sx